FPGA Intel® Stratix® 10 – AN 888: PHY Lite สําหรับอินเทอร์เฟซแบบขนานพร้อมการกําหนดค่าใหม่แบบไดนามิกสําหรับการออกแบบอ้างอิงอุปกรณ์ Intel

FPGA Intel® Stratix® 10 – AN 888: PHY Lite สําหรับอินเทอร์เฟซแบบขนานพร้อมการกําหนดค่าใหม่แบบไดนามิกสําหรับการออกแบบอ้างอิงอุปกรณ์ Intel

714453
5/6/2019

บทนำ

การออกแบบอ้างอิงนี้แสดงให้เห็นการใช้คุณสมบัติการกําหนดค่าใหม่แบบไดนามิกโดยใช้ PHY Lite สําหรับอินเทอร์เฟซแบบขนาน Intel® Stratix®คอร์ IP FPGA 10 คอร์ สองอินสแตนซ์ของ PHY Lite สําหรับอินเทอร์เฟซแบบขนาน Intel Stratix 10 FPGA คอร์ IP ถูกวางไว้ในไทล์ I/O ที่แตกต่างกันใน FPGA เดียว อินสแตนซ์ PHY Lite เหล่านี้ย้อนกลับโดยใช้การ์ดลูปแบ็ค HiLo อินสแตนซ์ PHY Lite หนึ่งอินสแตนซ์ได้รับการกําหนดค่าเป็นตัวส่งสัญญาณ และอินสแตนซ์ PHY Lite อีกตัวถูกกําหนดค่าเป็นตัวรับสัญญาณ

ชุดพัฒนา

ชุดพัฒนาเอฟพีจีเอ Intel® Stratix® 10 GX

รายละเอียดการออกแบบ

ตระกูลอุปกรณ์

Intel® Stratix® 10 FPGA และ SoC FPGA
Quartus Edition

Intel® Quartus® Prime Pro Edition
Quartus Version

19.1
IP Core (21)
คอร์ IP ประเภทคอร์ IP
Top level generated instrumentation fabric Debug & Performance
Altera SignalTap II Agent Debug and Performance
Altera PHYLite for Parallel Interfaces Transceiver PHY
PHYLite Core Component for 14nm Families altera_emif
PIO (Parallel I/O) Other
Nios II Gen2 Processor NiosII
Nios II Gen2 Processor Unit NiosII
Avalon-MM Pipeline Bridge QsysInterconnect
MM Interconnect QsysInterconnect
Avalon-ST Single Clock FIFO QsysInterconnect
Memory-Mapped Multiplexer QsysInterconnect
Avalon-MM Slave Agent QsysInterconnect
Memory-Mapped Demultiplexer QsysInterconnect
Avalon-MM Master Translator QsysInterconnect
Memory-Mapped Router QsysInterconnect
Avalon-MM Slave Translator QsysInterconnect
Avalon-MM Master Agent QsysInterconnect
IRQ Mapper QsysInterconnect
On-Chip Memory (RAM or ROM) OnChipMemory
Reset Controller QsysInterconnect
JTAG UART ConfigurationProgramming

คำอธิบายโดยละเอียด

เตรียมเทมเพลตการออกแบบในซอฟต์แวร์ Quartus Prime GUI (เวอร์ชัน 14.1 และใหม่กว่า)


หมายเหตุ: หลังจากดาวน์โหลดตัวอย่างการออกแบบแล้ว คุณต้องเตรียมเทมเพลตการออกแบบ ไฟล์ที่คุณดาวน์โหลดมาจากรูปแบบของไฟล์ <project>.par ซึ่งมีเวอร์ชันที่ถูกบีบอัดของไฟล์การออกแบบของคุณ (คล้ายกับไฟล์ .qar) และเมตาดาต้าที่ใช้อธิบายโครงการ การผสมผสานของข้อมูลนี้คือสิ่งที่ถือเป็นไฟล์ <project>.par ในรุ่นที่เผยแพร่ 16.0 หรือใหม่กว่าคุณสามารถดับเบิลคลิกที่ไฟล์ <project>.par และ Quartus จะเปิดโครงการนั้น


วิธีที่สองเมื่อต้องการนําแม่แบบโครงการมาใช้คือ ผ่านตัวช่วยสร้างโครงการใหม่ (ตัวช่วยสร้างแฟ้ม -> ตัวช่วยสร้างโครงการใหม่) หลังจากป้อนชื่อและโฟลเดอร์โครงการในแผงแรกแผงที่สองจะขอให้คุณระบุโครงการหรือเทมเพลตโครงการที่ว่างเปล่า เลือกเท็มเพลตโครงการ คุณจะเห็นรายการของโครงการแม่แบบการออกแบบที่คุณได้โหลดมาก่อนรวมถึง "การออกแบบ Pinout พื้นฐาน" ต่างๆที่มี pinout และการตั้งค่าสําหรับชุดพัฒนาที่หลากหลาย ถ้าคุณไม่เห็นแม่แบบการออกแบบของคุณในรายการ ให้คลิกบนการเชื่อมโยงที่ระบุ



เรียกดูแฟ้ม <project>.par ที่คุณดาวน์โหลด ให้คลิก ถัดไป ตามด้วย 'เสร็จสิ้น' และแม่แบบการออกแบบของคุณจะถูกติดตั้งและแสดงในบานหน้าต่าง Project Navigator ใน Quartus


หมายเหตุ: เมื่อการออกแบบถูกจัดเก็บไว้ใน Design Store เป็นแม่แบบการออกแบบ การออกแบบนั้นได้รับการทดสอบการถดถอยก่อนหน้านี้กับซอฟต์แวร์ Quartus เวอร์ชันที่ระบุไว้ การถดถอยทําให้มั่นใจได้ว่าเทมเพลตการออกแบบจะผ่านการวิเคราะห์/การสังเคราะห์/ข้อต่อ/การประกอบในขั้นตอนการออกแบบ Quartus



เตรียมเทมเพลตการออกแบบในบรรทัดคําสั่งของซอฟต์แวร์ Quartus Prime


ที่บรรทัดคําสั่ง ให้พิมพ์คําสั่งต่อไปนี้

quartus_sh --platform_install -package <project directory>/<project>.par


เมื่อกระบวนการเสร็จสิ้น แล้วพิมพ์:

quartus_sh --platform -name <project>



หมาย เหตุ:

* เวอร์ชั่น ACDS: 19.1.0 Pro


ชุดพัฒนา

ชุดพัฒนาเอฟพีจีเอ Intel® Stratix® 10 GX

รายละเอียดการออกแบบ

ตระกูลอุปกรณ์

Intel® Stratix® 10 FPGA และ SoC FPGA
Quartus Edition

Intel® Quartus® Prime Pro Edition
Quartus Version

19.1